Traceur courbes transistors fonds de tiroirs (de luxe)

Bien vu Patrick. :mrgreen:
Je corrige ça tout de suite (en fait, l’erreur est due à l’auto accrochage des liaisons avec Lspice, c’est pratique mais si on ne fait pas attention, ça fait des erreurs.
L’ampli OP a fourni les quelques mA de courant de base durant mes essais et je ne m’en suis pas aperçu.
Merci de ta remarque.

Bonjour à tous
Ce matin, essais de présélection du compteur de steps I_base.
Petit problème : ça fonctionne suivant la présélection du comparateur mais quand on atteint la dernière position, le step base va au maximum.
En fait, sur l’impulsion de présélection, tous les bits passent à zéro et le DAC passe sur sa valeur max. :mrgreen:

Quelqu’un aurait une petite idée pour éviter ça (j’ai eu beau de regarder les datasheet, je suis perplexe !)

prépositionnement.jpg

Bonjour.

J’ai commencé à wrapper le troisième prototype, celui à base de XOR CMOS 4070, le test du deuxième à base de compteurs 74HC193 attendra encore un peu…

Traceur5.New.png

  • L’oscillateur à quartz a été conservé avec le CMOS 4060, l’horloge récupérée sur sa sortie Q4 est parfaite avec son rapport cyclique de 50%.
  • Les compteurs synchrones CMOS 40163 ont été préférés aux autres compteurs/décompteurs car quelque part c’était cuisant de ne pas avoir réussi à leur faire changer de sens de progression à la volée.
  • Le poids Q12 du troisième compteur (IC4) contrôle l’inversion du sens de la rampe Vce.
  • Le DAC AD7845 affecté à la rampe Vce (IC9) reçoit donc les 11 bits Q[1…Q11] générés par le premier bloc de compteur, le bit Q0 correspond au signal d’horloge issu du CMOS 4060 qui est aussi distribué sur tous les boitiers compteurs pour les faire progresser en synchrone. Ainsi les 12 entrées du DAC sont toutes utilisées.
  • Le nombre de marches d’escalier de la rampe Ib demeure paramétrable grâce au comparateur CMOS 4585, ici configuré pour 10 marches.
  • Le DAC AD7845 affecté aux marches d’escalier (IC12) est sous employé car ses 8 MSB sont à zéro, les bits Q[13…16] issus du dernier compteur (IC10) pilotent les 4 MSB restant du DAC. L’emploi ici de ce modèle surdimensionné de DAC est discutable mais comme je n’en dispose que d’un seul, il m’est facile de le déplacer d’un support à l’autre pour les tests. Et puis il dispose d’un amplificateur opérationnel intégré, avantage qui n’est pas négligeable pour diminuer le nombre de boitiers.
  • La même tension de référence est appliquée aux deux DAC, négative pour les transistors NPN, et positive pour les PNP. Les amplificateurs intégrés dans les DAC sont inverseurs, ce qui explique cette inversion de polarité de la référence par rapport à l’alimentation conventionnelle des transistors NPN/PNP.

Bonjour à tous,
Je suis revenu aux fondamentaux de ce projet réalisable avec des composants courants et ne faisant pas trop « usine à gaz ».
La génération de la double rampe a été résolue. Les DAC 10 bits ou 12 bits sont un réel problème pour qui n’en possède pas. C’est pourquoi un réseau R 2R pourra leur être substitué.
Pour les « step » I_base, j’ai utilisé 3 flip flop D CD4013. Je me suis limité à 3 bits soit 7 marches d’escalier de manière à n’utiliser qu’un seul CD4053. Le 4ème flip flop est donc disponible.
Maintenant, j’ai rencontré un problème avec le circuit « Valeur absolue » de Ic (vois post de Raffou du 1er mars 18h04).
Avec les valeurs des résistances proposées, le gain est bien de 10 pour un transistor NPN.
Par contre, avec un PNP, dans la même configuration, ce n’est plus le cas. Le gain est de 3.6 (valeur mesurée sur le graphique) :mrgreen:
J’ai tenté de modifier les valeurs des résistances sans résultat. Qui aurait une idée?

Pb gain NPN.jpg

Pb gain PNP.jpg

Pour ma part, j’ai entrepris la réalisation du troisième prototype en mini-wrapping, pour l’instant ne sont câblés que les compteurs et le générateur d’horloge. Les OU exclusifs ainsi que les DAC (en grisé) seront câblés dans une deuxième étape, le plus urgent étant de vérifier si le comptage fonctionne bien comme escompté.

Traceur5a.PNG
Il a fallu faire deux modifications par rapport au précédent schéma :* Remplacer le quartz de 2,4576 MHz par un de 6,000 MHz pour obtenir un meilleur confort visuel sur l’oscilloscope, la fréquence de balayage n’était pas suffisante pour observer les sorties du dernier compteur sans papillotement gênant de la trace.

  • Un fonctionnement impeccable n’a pu être obtenu qu’en connectant la sortie « Carry Out » du troisième compteur sur l’entrée « A=B » du comparateur CMOS 4585 (liaison couleur fuchsia), ainsi le dernier compteur compte jusqu’à la valeur programmée incluse. Par exemple avec un positionnement des cavaliers à 10, il délivre 11 marches d’escalier, la toute première étant d’une hauteur nulle donc confondue avec l’axe des abscisses.

Ne reste plus qu’à câbler les 3 supports bleus sur lesquels seront installé les CMOS 4070, ainsi qu’à installer et câbler les supports DIL 24 des DAC dans le coin inférieur droit de la plaque d’essai. Une fois ces derniers installés, il ne restera plus de place disponible sur la plaque pour les amplificateurs de mesure, il devront être câblés sur une seconde plaque fixée en « mezzanine ».

Bonjour à tous.

Les portes OU exclusives sont maintenant câblées ainsi que les deux DAC. N’ayant qu’un seul AD7845, c’est le signal triangulaire de la rampe Vce qui va être testé en premier:

Pour obtenir un signal Vce triangulaire et essentiellement positif pour les transistors NPN, hé bien il faut une tension de référence Vref négative. Ce léger paradoxe s’explique par le fait que l’amplificateur intégré à l’AD7845 est un inverseur avec un gain négatif.
Pour réaliser rapidement ce premier test avec les moyens immédiatement disponibles, la tension de référence Vref sera de -5 volts et les tensions de ± 15 volts prévues pour alimenter les DAC’s seront remplacées par du ± 12 volts.
Avec une amplification configurée en absolu à 2 (choix de la résistance Rc pour le gain), le signal Vout en sortie du DAC devrait avoir une amplitude maximale de 10 volts, soit 12 - 10 = 2 volts de marge. Cette marge est suffisante pour que l’amplificateur interne ne déforme pas le signal triangulaire par écrêtage si jamais il était d’un type autre que « rail to rail »:

Traceur5c.GIF
Et maintenant le signal triangulaire observé à l’oscilloscope, essentiellement positif, avec l’amplitude escomptée de 10 volts (5 carreaux du réticule):

Bon maintenant, reste plus qu’à déplacer l’AD7845 sur l’autre support pour vérifier les marches d’escalier du signal Ib…

Bonjour à tous,
Bravo Gérard,

Est-ce à cause de l’échantillonnage sur 12 bits qu’il faut une fréquence d’horloge aussi élevée?

Pour ma part, avec le DAC que m’a donné Sylvanus, je suis à 10 bits.
Quand au DAC des marches d’escalier, je vais me contenter d’un réseau R 2R, probablement sur 3 bits de manière à n’avoir besoin que d’un 4053.

Avez-vous une réponse pour le problème de gain que j’ai évoqué hier avec l’ampli valeur absolue du courant collecteur?

je suis en train de me faire un atelier dans un petit coin de mon garage. J’espère pouvoir commencer à câbler après les vacances de Pâques.

A défaut de fond de tiroir, j’ai tenté de faire avec mon stock de composants. Ce qui motive l’emploi d’un quartz et du CD4060 pour générer l’horloge, quartz dont la fondamentale ne peut guère excéder 6 MHz pour être compatible avec la logique CMOS standard.
Hormis la sortie Q0 au rapport cyclique incertain, la première sortie disponible du 4060 avec un rapport de 50% est malheureusement la sortie Q4 avec une fréquence de quartz divisée par 2?, (6 × 10? ÷ 2? = 375 kHz).
Les compteurs générant les rampes Vce triangulaires divisent ensuite par 2¹², (375 × 10³ ÷ 2¹² = 91,552734375 Hz ? 91,6 Hz), et avec une décade de marches pour Ib, en excluant la marche nulle, on obtient une fréquence de rafraichissement des courbes de (375 × 10³ ÷ 2¹² ÷ 11 ? 8,3 Hz).
Cette fréquence de rafraichissement voisine de 8 Hz est effectivement trop basse et génère bien plus que des papillotements sur l’écran d’un oscilloscope. Cette proposition est une quasi impasse, mais bon à l’origine, l’objectif directeur était de valider le fonctionnement du comptage synchrone de bout en bout avec des 40163.

La question que je me pose est celle-ci : est qu’un signal triangulaire de 256 pas pour Vce ne serait pas suffisant ? Ce qui permettrait de remplacer 3 compteurs 40163 par un seul boitier 4520. Et en s’imposant un nombre fixe de 9 marches d’escalier (marche de hauteur nulle non incluse), le dernier 40163 serait alors remplaçable par un des compteurs décimaux du boitier 4518 .
Ces boitiers hébergent une paire de compteurs synchrones, soit binaires pour le 4520, soit décimaux pour le 4518, et leur utilisation permettraient une sérieuse économie sur le nombre de boitiers nécessaire :
Soit + 1 × 4520 et + 1 × 4518.
Mais en contrepartie -4 × 40163, -1 × 4070 et -1 × 4585.
Donc une économie de 4 boitiers! Et en conservant le 4060 et son quartz, la fréquence de rafraichissement serait alors de (6 × 10? ÷ 2? ÷ 2? ÷ 10 ? 146,5 Hz). Avec un quartz plus courant de 4,096 MHz on obtiendrait une fréquence de rafraichissement de (4,096 × 10? ÷ 2? ÷ 2? ÷ 10 = 100 Hz).
Toujours dans un souci de simplification, un DAC0808 (vus à 1€76 la paire ou 3€52 les 5, FdP inclus, sur eBay) même sous employé éviterait le 4053 et la presque dizaine de résistances associées.

Non, je dois avouer que je ne m’y suis pas encore intéressé. D’une part par ce que le nini-wrapping et les vérifications de mon dernier prototype m’ont accaparé et aussi marginalement par ce que je pense que leur remplacement par des amplificateurs de gain ±1, ceux proposés par le sieur Sylvanus, serait très certainement un bonne solution pour économiser encore quelques composants. La seule complication opposable pour que cet amplificateur soit indifférent à la polarité du signal mesuré, est que le signe de son gain soit asservi à la position de l’inverseur NPN/PNP.

Merci pour les réponses.
Effectivement, j’ai fait les simulations Vce sous 8 bits, 9bit et 10bits sans noter une grosses différence visuelle sur les courbes de caractéristiques.
On va revenir aux fondamentaux du cahier des charges que je m’étaient fixés.
La seule vraie amélioration reste la double rampe, celle qui nous a donné le plus de fils à tordre.
Bon câblage
A +

Bon, on est d’accord.

Va pour un prototype simplifié avec compteurs 4520 et 4516, je conserve le 4060 pour l’oscillateur car il doit délivrer le LSB du compteur à 256 étant donné que le MSB du dernier compteur binaire 4520 est réservé pour l’inversion.
Je prévois des DAC0808 pour les rampes, je n’en possède qu’un seul pour l’instant et pas tout neuf car je viens de le dessouder d’un circuit imprimé.
Je dois sacrifier le premier prototype à base de 4516 (qui dysfonctionnait) pour réutiliser les emplacements sur la plaque d’essai.

Que de boulot!
Pour l’instant, mon aménagement de l’atelier dans mon garage n’est pas encore terminé. Vendredi départ pour 10 jours dans le sud-ouest.
Mais j’aurai internet dans ma maison de campagne sans téléphone car Mr Bouygues dans sa grande bonté vient de passer mon forfait internet mobile à 10 gigabit sans augmentation de prix.
Je pourrai suivre le forum.

Bonjour Raffou
Si vous voulez j’ai des DAC08 (neufs!) comme des compteurs si cela peut vous aider
Amities
Sylvain

Bonsoir à tous.

Voici la version lite du générateur de rampes:

Traceur6.New.PNG

  • Le 4060 a été conservé avec son quartz car sa sortie Q4 doit délivrer le LSB (Q0 / X0) du signal Vce. La fréquence de rafraichissement des courbes sera de 100 Hz pile poil avec un quart de 4,096 MHz.

  • Les deux compteurs binaires du 4520 constituent l’essentiel du compteur à 256 pas générant le signal triangulaire de la rampe Vce, le MSB du dernier compteur (Q8) contrôle l’inversion du sens de cette rampe.

  • Le premier compteur du 4516 constitue seul celui du signal Ib en marches d’escalier, le second est inutilisé. Comme ce premier compteur est décimal, le signal Ib sera constitué de 10 marches, la première d’une hauteur nulle est confondue avec l’axe des abscisses.

  • Bien que les connexions entre boitiers 4516 et 4520 soient asynchrones, à l’intérieur, les bascules des compteurs sont synchrones, ce qui devrait constituer un compromis convenable entre une cascade synchrone de 40163 et un seul compteur binaire asynchrone à 12 sorties comme le 4040.

  • Le problème avec le DAC0808 pressenti c’est qu’il n’est pas du type « 4 quadrant multiplying » comme l’AD7533 ou l’AD7845 déjà cités. Pour changer la polarité des rampes, il nécessite un amplificateur supplémentaire dont on doit inverser le signe avec le switch NPN/PNP.
    Avec un AD7524 (8 bits) ou un AD7533 (10 bits) le choix NPN/PNP se fait par simple inversion de la polarité de la tension de référence, cette méthode est moins gourmande en composants et à priori plus simple à mettre en œuvre surtout si l’on dispose d’une source de tensions symétriques comme du ±5 volts. J’ai donc préféré ceux-ci au DAC0808 pour ce premier schéma lite.
    A noter que l’AD7533 est pratiquement compatible broche à broche avec l’AD7524 même si certaines de leurs appellations diffèrent quelque peu. La seule divergence concerne les broches 12 et 13 : les broches WR/ et CS/ de l’AD7524 correspondent aux deux LSB de l’AD7533 et comme elles sont reliées à la masse dans le cas présent, les deux modèles sont alors interchangeables sur ce schéma.

    Source : futurlec.com/AnalogDevices/

  • Un buffer inspiré du schéma du LH0002 permet de minimiser la distorsion de croisement en sortie de chaque amplificateur : 2 transistors supplémentaires permettent de polariser les bases transistors de sortie dans un fonctionnement en quasi classe B.


Source : embedded.com/print/4325660

  • La résistance interne Rfb (R feed back) permet en standard d’obtenir un gain unitaire quand elle est reliée en sortie de l’amplificateur associé, l’insertion dans cette boucle de contre-réaction d’une résistance externe (R7, R12) de même valeur (10 k?) permet de doubler ce gain.

Juste un retour en arrière avec le troisième prototype, celui synchrone de bout en bout avec une cascade de compteurs 40163.

La fréquence de rafraichissement des courbes étant beaucoup trop basse (? 8 Hz) avec les 4096 échantillons de la rampe Vce, il va falloir supprimer un boitier compteur 40163 et se contenter de signaux moins lissés avec seulement 256 échantillons. C’est le prix à payer pour obtenir une fréquence de rafraichissement proche de 100 Hz.

La gageure est d’y arriver sans trop toucher au câblage en mini-wrapping…
Et après consultation du schéma, il s’avère que c’est possible sans même aucune modification, il suffit de retirer de leurs supports le boitier 40163 et le boitier 4070 superflus et d’y enficher à la place une plateforme avec les straps qui vont bien :* Sur la plateforme en remplacement du compteur 40163:[list][*]Liaison de 2 à 11 pour connecter l’horloge Q0 sur X4 via Q4

  • Liaison 10 à 15 pour valider en permanence l’entrée TE du deuxième compteur qui va être le compteur de tête.
    [/:m][]Sur la plateforme en remplacement du XOR 4070:* Connecter avec 7 (la masse) ce qui avant étaient les sorties des XOR en 3, 4, 10 et 11 pour imposer un niveau zéro sur les entrées DB0 à DB3 de l’AD7845 via X0 à X3.
    [/*:m][/list:u]Les strap à effectuer (couleur fuchsia) sur les supports des boitiers retirés:

Traceur5bis.png
Les liaisons de substitution réalisées sur les deux plateformes remplaçant le couple de boitiers 40163 / 4070 devenu inutile:

Les rampes triangulaires du signal Vce observée en sortie du premier DAC, amplitude positive de 10 volts pour transistor NPN:

Une portion de la rampe ascendante du même signal, on distingue bien les discontinuités et les pics transitoires entre les 256 échantillons. Le non découplage des tensions ±12 et -5 volts au raz des broches du DAC n’y est peut-être pas étranger, un peu de filtrage devrait lisser le signal si cela s’avérait nécessaire par la suite.

Maintenant les marches en escalier observées en sortie du second DAC avec visualisation du LSB correspondant au dessus.
La valeur 10 est configurée sur les entrées du comparateur 4585, il y a donc bien les 11 marches (de 0 à 10) d’affichées comme prévu. La hauteur de l’escalier est de 2,9 carreaux du réticule soit 5,8 volts, tension un peu faiblarde par rapport aux 6,25 attendus (10 volts ÷ 16 × 10).

Bonjour.

Une nouvelle version du schéma lite encore plus lite car elle permet de supprimer le boitier 4060 générateur d’horloge.

La simplification provient du fait que l’on peut récupérer la première bascule du compteur décimal inutilisé dans le 4518 pour piloter l’inversion de pente du signal triangulaire, On récupère donc une sortie de comptage binaire supplémentaire, et avec une nouvelle distribution des sorties des compteurs sur les entrées des DAC on élimine le 4060 dont une des utilités était de fournir le LSB en plus de l’horloge.

Deux inverseurs disponibles du 40106 sont alors monopolisés pour fournir l’horloge. Avec une constante de temps de 5,1 k? / 150 pF on obtient une période de rafraichissement des courbes voisine de 14,4 ms soit ?70 Hz.

Traceur6.lite.New.PNG

Bonjour à tous,
De retour à mon domicile, je me remets sur ce sujet.
J’ai récupéré le logiciel de CAO Proteus Isis / Ares. Il est bien plus complet que LTspice au niveau des librairies de composants en particulier CMOS et TTL. Il contient entre autres les CD4520 et CD4518 ainsi que des DAC 10 bits et 12 bits 4 quadrants :wink:
Maintenant, je n’ai plus qu’à le maitriser…

Encore une nouvelle version toujours aussi lite mais avec une petite amélioration : un signal triangulaire sur 9 bits au lieu de 8 pour la tension Vce.
Afin d’utiliser toutes les portes du troisième CMOS 4070 nécessaire, l’oscillateur est réalisé par un de ses OU exclusif utilisé en inverseur, idem pour le circuit de RAZ.
Le signal issu de l’oscillateur ayant pratiquement un rapport cyclique de 50%, il a été utilisé pour produire le LSB appliqué au premier DAC, ce qui permet d’obtenir une rampe sur 9 bits sans ajouter de nouveau compteur.
Avec un quartz de 1,024 MHz, la fréquence de rafraichissement des courbes avoisine les 200 Hz, avec un résonateur céramique de 455 kHz genre CRB455E cette fréquence approcherait les 90 Hz.

UltraLite.New.PNG
Il serait théoriquement possible de faire encore plus simple en remplaçant l’oscillateur à quartz par un oscillateur RC comme le schéma ci-dessous, en réutilisant les deux XOR IC1B et IC1C en inverseurs .
Selon la formule Fosc = 1 ÷ (2,2 × R1 × C), pour d’obtenir les 500 kHz requis pour rafraichir à 100 Hz, il faudrait que le produit RC soit voisin de 1,1 × 10??. Un compromis pourrait être obtenu avec une résistance R1 de 3,3 k? et un condensateur C de 330 pF car la résistance ne doit pas être trop faible car l’inverseur ne peut fournir qu’un courant limité et la valeur du condensateur doit être suffisamment prépondérante pour toiser les capacités parasites.


Source : yann.lelogeais.free.fr/science/d … _6ts2.html

Bonjour à tous,
Validation du fonctionnement des rampes Vce et Ib suite au dernier schéma de Raffou.
Simulation avec Proteus Isis.

derniere version raffou.jpg

Analyse logique Isis Proteus des steps Ib (sorties du 2ème 4518).
On compte bien de 0 à 9

analyse logique.jpg

L’oscillateur à quartz + CD4071 ne fonctionne ni sous LTspice ni sous Isis :mrgreen:

Edité à 10h30 :

Ce sont bien des CD4070 et non pas des CD4071 comme dit ci-dessus…

A suivre avec l’ajout des DAC…

Bonjour à tous.

@JP, La diode D1 est mal placée, elle doit être en // sur R1 pour décharger plus rapidement le condensateur C2 quand on coupe l’alimentation.

Ce n’est pas le dernier mais l’avant dernier schéma que vous avez simulé. Le tout dernier utilisait le signal d’horloge comme LSB afin d’ajouter un 9ème bit à chaque rampe du signal triangulaire sans avoir à ajouter un compteur supplémentaire.

A défaut d’oscillateur à quartz, le tout dernier proposé en aparté à base de deux portes XOR devrait, je l’espère, pouvoir être simulé. Ci-dessous le schéma lite modifié en conséquence.
Avec les valeurs RC indiquées, selon la note AN-118 Fairchild, il devrait osciller aux alentours de 500 kHz afin d’obtenir une fréquence de rafraichissement avoisinant les 100 Hz :

Traceur6.xlite.New.PNG

J’ai quand même voulu vérifier que l’oscillateur RC proposé pour remplacer celui à quartz fonctionnait correctement. Car son schéma était une interprétation de la figure 2 de la note d’application précitée:* Les deux inverseurs en cascade sont remplacés par une porte XOR câblée en non inverseuse.

  • Le troisième inverseur est remplacé par une poste XOR câblée en inverseuse.

Pour ce test rapide avec le 4ème prototype, l’oscillateur a été câblé en dessous de l’emplacement de celui à quartz, les résistances et le condensateur nécessaires ont été soudés sur une plateforme amovible à la gauche du cmos 4070.

La fréquence du signal observé en sortie de l’oscillateur est bien en dessous de celle calculée, les paliers sont sérieusement inclinés mais les fronts descendants sont suffisamment raides pour faire avancer le premier compteur. Par contre le rapport cyclique est bien proche des 50%.

Les défauts constatés proviennent certainement du fait des valeurs de résistances choisies pour obtenir une fréquence proche de 500 kHz, elles sont trop faibles devant la sortance des portes cmos, il faudrait au moins une valeur décuple pour bien faire… Ainsi avec les valeurs de résistance mentionnées, on mesure une période de 3,2 µs (312,5 kHz) avec un condensateur de 270 pF et une de 2,7 µs (370 kHz) avec un de 220 pF.
L’oscillateur à quartz avec une porte XOR et une deuxième en tampon délivre quand même un signal beaucoup plus carré, même à une fréquence de plus de 2 Mhz. Reste à vérifier si l’on obtient un signal tout aussi correct avec un résonateur céramique CRB455E à 455 kHz.