Traceur courbes transistors fonds de tiroirs (de luxe)

Bonjour.

Les compteurs du type CD40193 / 74HC193 ayant des entrées comptage et décomptage séparées, l’inversion de sens de la rampe semble plus facilement maitrisable qu’avec les CD4516 utilisés précédemment. Voici donc le schéma de cette nouvelle proposition précédant le câblage d’un nouveau prototype en mini-wrapping.

Traceur2.png
Le schéma :* Bloc en bas à gauche : le circuit de reset.

  • Bloc du haut à gauche : Le générateur des horloges :[list][*]Le CD4060 dont on n’utilise que l’oscillateur.
  • Le 74HC175 dont les deux premiers flip-flop sont câblés en compteur en anneau pour générer des horloges en quadrature (?1 et ?2 et leurs compléments ?1 barre et ?2 barre).
    [/:m][]Bloc du haut à droite : Les 3 compteurs synchrones 74HC193 en cascade, leurs sorties piloteront les 12 bits du convertisseur AD7845 (ou autre).[/:m][]Bloc du bas à droite : La logique d’inversion comptage / comptage à rebours.[/*:m][/list:u]
    Chronogramme, (dessiné pour un seul compteur 74HC193) :

Trace.PNG
La logique d’inversion :* Les latches du 74HC175 mémorisent les signaux « Carry Out » (le report) et « Borrow Out » '(la retenue) issus du dernier compteur, en fait il n’y en a qu’un seul boitier 74HC193 dans le cas ce diagramme.

  • Les AND du 74HC08 à la suite assurent que le signal du report et de la retenue sur leurs sorties 6 et 8 ne seront présent que sur une seule période de l’horloge ?2.
  • Le flip-flop up/down s’inverse sur le front montant de ?2 au beau milieu du signal du report ou de celui de la retenue.
  • Les portes OR du 74HC32 à la suite du flip-flop reçoivent toutes les deux l’horloge ?1 :[list][*]L’une aiguille l’horloge ?1 vers le signal « Count Up » alors que l’autre impose un niveau haut sur le signal « Count Down » en mode comptage.
  • Et l’opération inverse pour le mode comptage à rebours, ?1 sur « Count Down » et niveau haut sur « Count Up ».
    [/:m][]Les portes AND du 74HC08 à la suite des portes OR permettent d’imposer un niveau logique zéro sur l’entrée inactive du compteur à un instant crucial. Ce niveau zéro imposé au moment où se produit le dernier front montant sur l’entrée active (bulle rouge) est censé inhiber l’avance/recul du compteur à l’intérieur du boitier. Ce front aurait dû normalement faire déborder le compteur, mais étant donné que ce dispositif a neutralisé son action, le premier (ici le 0) et le dernier (ici le 15) palier de la rampe auront alors une largeur double (deux périodes d’horloge) et encadreront de fait chaque inversion du sens de comptage.[/*:m][/list:u]
    Reste plus maintenant qu’à finir de mini-wrapper le prototype et puis à en vérifier le fonctionnement en espérant que cette nouvelle tentative sera couronnée de succès cette fois-ci.

Bonjour Gérard,
Jolie l’étude mais on ne s’oriente pas vers la simplicité.
Je ne comprends pas grand chose à cette histoire d’horloges en quadrature.
J’attends le fonctionnement en réel avec impatience.
Je ne pourrai pas simuler ce circuit, je n’ai pas les modèles des 74193 et 74175.

Bonsoir JP,

Les horloges sont assumées en quadrature quand les transitions de l’une (front montant, front descendant) se produisent au beau milieu des paliers de l’autre (niveau bas, niveau haut) et réciproquement. Pareillement à des signaux sinusoïdaux dont l’un est en retard ou en avance de phase de 90° quand les nuls de l’un correspondent aux maxima (en valeur absolue) de l’autre et vis versa.

Le 74175 a l’avantage (ou l’inconvénient) de disposer d’une horloge et d’un reset commun à tous ses latches, pour la simulation ils pourront être remplacés par ceux d’un 7474. Pas de substitut possible pour le 74193 à moins qu’un modèle spice existe pour le CMOS 40193.

Bonjour Gérard,
Malheureusement, pas de modèles pour les 40193 non plus. C’est OK pour les 7474
Je continue de chercher.

Bonjour JP,
Bonjour aussi à tous ceux qui suivent ce fil de discussion.

Dans la frénésie à vouloir à tout prix inverser à la volée le sens de comptage d’une cascade de 2 ou 3 boitiers compteurs, on a failli passer à coté des choses simples…

Soit un compteur normal, tout à fait normal, comme un compteur asynchrone, sur 3 bits pour simplifier.
Il compte de 0 à 7 et une fois arrivé à 7, il déborde au coup d’horloge suivant et repart de zéro : 0, 1, 2, 3, 4, 5, 6, 7, 0, 1, 2, 3, 4, 5, 6, 7, 0

Maintenant la même série de décimaux exprimée en binaire :
000, 001, 010, 011, 100, 101, 110, 111, 000, 001, 010, 011, 100, 101, 110, 111, 000

Toujours la même série binaire comme référence avec une copie dont on a inversé tous les bits (en bleu) :
000, 001, 010, 011, 100, 101, 110, 111, 000, 001, 010, 011, 100, 101, 110, 111, 000
111, 110, 101, 100, 011, 010, 001, 000, 111, 110, 101, 100, 011, 010, 001, 000, 111

A nouveau cette dernière série aux bits inversés accompagnée de sa traduction en chiffres décimaux :
111, 110, 101, 100, 011, 010, 001, 000, 111, 110, 101, 100, 011, 010, 001, 000, 111
7 , 6 , 5 , 4 , 3 , 2 , 1 , 0 , 7 , 6 , 5 , 4 , 3 , 2 , 1 , 0 , 7

De toute évidence pour transformer un comptage normal en comptage à rebours, hé bien c’est ballot, il suffit tout simplement d’inverser tous les bits du compteur.
Et dans notre cas pour générer des signaux triangulaires avec le DAC, il faudra soit inverser les bits soit les utiliser tels quels en fonction de la parité du débordement.
000, 001, 010, 011, 100, 101, 110, 111, 000, 001, 010, 011, 100, 101, 110, 111, 000, 001, 010, 011…
000, 001, 010, 011, 100, 101, 110, 111, 111, 110, 101, 100, 011, 010, 001, 000, 000, 001, 010, 011…
0 , 1 , 2 , 3 , 4 , 5 , 6 , 7 , 7 , 6 , 5 , 4 , 3 , 2 , 1 , 0 , 0 , 1 , 2 , 3 …

Et le schéma correspondant pour les 12 bits du convertisseur AD7845 :

Traceur4.New.png
Détails, en fait c’est une adaptation du principe énoncé ici :* Les deux compteurs CMOS 4024 constituent un compteur asynchrone d’une largeur totale de 14 bits, bits Q[0…13].
Ce compteur ne s’incrémente que sur les fronts descendants de l’horloge unique.

  • La batterie de portes XOR permet d’inverser simultanément les bits Q[0…11] du compteur. L’inversion est assujettie à l’état du bit Q12 de ce même compteur.
  • Les deux sextuples latches des CMOS 40174 stockent les bits X[0…11] issus des portes XOR sur les fronts ascendants de l’horloge unique, garantissant ainsi un flux de bits exempt de « glitches » sur les entrées du DAC.

Ça me semble beaucoup plus simple à simuler.
Je m’en occupe rapidement.

@JP

Etant donné que le DAC7533 n’a qu’une largeur de 10 bits, les deux compteurs 4024 en cascade du schéma peuvent être remplacé par un seul compteur 4040 (largeur 12 bits). Les bits Q1 à Q10 alimenteront le DAC et l’inversion sera assujettie au bit Q11 de ce compteur.
A défaut de model spice pour le 40174, les remplacer par une quinte de boitiers 4013.

Et bien, ça a l’air de fonctionner.
J’ai pris les entrées du DAC directement à la sortie des portes XOR.
Le bit 11 (Q11) du CD4040 a été inversé par rapport au schéma de Gérard pour débuter par une rampe ascendante.

double rampe CD4040.jpg

Nouvel essai sur le même principe avec 3 compteurs synchrones CD4516.
Je ne pense pas que les flip-flop CD40174 soient nécessaires, ce qui allège d’autant le schéma.
Plus qu’à associer les steps Ib.
On verra ça demain :wink:

double rampe CD4516.jpg

@JP

Oui, avec des compteurs synchrones les 40174 ne sont plus nécessaires. L’horloge étant commune à tous les boitiers, les sorties de compteur qui doivent changer d’état sont sensées le faire simultanément.
Ce qui n’est pas le cas des compteurs asynchrones où les sorties commutent les unes à la suite des autres, du poids le plus faible vers le plus fort . Les 40174 (ou autre modèle) permettaient de corriger ce défaut de synchronisme en les alignant sur le front d’horloge suivant.

Bonjour à tous,

Un peu de news en images.
Pour les steps dus courants de base, j’ai galéré avec un compteur CD40163 et un comparateur 4 bit type 74hc85.
J’ai remplacé le compteur par un CD4516 sans le prépositionnement câblé, donc 15 steps affichés.
Il faut que je vois comment faire, malgré l’étude de la datasheet pas très explicite à ce sujet ou à partir du peu d’exemples trouvés sur le net, tous les essais que j’ai tentés se sont soldés par un échec.
Pour le reste, ça fonctionne impec! :wink:
Quelques images
2n2222.jpg
différents signaux.jpg

Et le schéma :

double rampe CD4516.jpg

Bonjour à tous,

je continue à suivre :smiley:
Jean-Paul, il me semble qu’il y a un problème sur ton dernier schéma entre la sortie de U32 et les bases de Q6 et Q7 :frowning:
Sinon c’est un beau travail collégial comme on dit :slight_smile:

Patrick

Bien vu Patrick. :mrgreen:
Je corrige ça tout de suite (en fait, l’erreur est due à l’auto accrochage des liaisons avec Lspice, c’est pratique mais si on ne fait pas attention, ça fait des erreurs.
L’ampli OP a fourni les quelques mA de courant de base durant mes essais et je ne m’en suis pas aperçu.
Merci de ta remarque.

Bonjour à tous
Ce matin, essais de présélection du compteur de steps I_base.
Petit problème : ça fonctionne suivant la présélection du comparateur mais quand on atteint la dernière position, le step base va au maximum.
En fait, sur l’impulsion de présélection, tous les bits passent à zéro et le DAC passe sur sa valeur max. :mrgreen:

Quelqu’un aurait une petite idée pour éviter ça (j’ai eu beau de regarder les datasheet, je suis perplexe !)

prépositionnement.jpg

Bonjour.

J’ai commencé à wrapper le troisième prototype, celui à base de XOR CMOS 4070, le test du deuxième à base de compteurs 74HC193 attendra encore un peu…

Traceur5.New.png

  • L’oscillateur à quartz a été conservé avec le CMOS 4060, l’horloge récupérée sur sa sortie Q4 est parfaite avec son rapport cyclique de 50%.
  • Les compteurs synchrones CMOS 40163 ont été préférés aux autres compteurs/décompteurs car quelque part c’était cuisant de ne pas avoir réussi à leur faire changer de sens de progression à la volée.
  • Le poids Q12 du troisième compteur (IC4) contrôle l’inversion du sens de la rampe Vce.
  • Le DAC AD7845 affecté à la rampe Vce (IC9) reçoit donc les 11 bits Q[1…Q11] générés par le premier bloc de compteur, le bit Q0 correspond au signal d’horloge issu du CMOS 4060 qui est aussi distribué sur tous les boitiers compteurs pour les faire progresser en synchrone. Ainsi les 12 entrées du DAC sont toutes utilisées.
  • Le nombre de marches d’escalier de la rampe Ib demeure paramétrable grâce au comparateur CMOS 4585, ici configuré pour 10 marches.
  • Le DAC AD7845 affecté aux marches d’escalier (IC12) est sous employé car ses 8 MSB sont à zéro, les bits Q[13…16] issus du dernier compteur (IC10) pilotent les 4 MSB restant du DAC. L’emploi ici de ce modèle surdimensionné de DAC est discutable mais comme je n’en dispose que d’un seul, il m’est facile de le déplacer d’un support à l’autre pour les tests. Et puis il dispose d’un amplificateur opérationnel intégré, avantage qui n’est pas négligeable pour diminuer le nombre de boitiers.
  • La même tension de référence est appliquée aux deux DAC, négative pour les transistors NPN, et positive pour les PNP. Les amplificateurs intégrés dans les DAC sont inverseurs, ce qui explique cette inversion de polarité de la référence par rapport à l’alimentation conventionnelle des transistors NPN/PNP.

Bonjour à tous,
Je suis revenu aux fondamentaux de ce projet réalisable avec des composants courants et ne faisant pas trop « usine à gaz ».
La génération de la double rampe a été résolue. Les DAC 10 bits ou 12 bits sont un réel problème pour qui n’en possède pas. C’est pourquoi un réseau R 2R pourra leur être substitué.
Pour les « step » I_base, j’ai utilisé 3 flip flop D CD4013. Je me suis limité à 3 bits soit 7 marches d’escalier de manière à n’utiliser qu’un seul CD4053. Le 4ème flip flop est donc disponible.
Maintenant, j’ai rencontré un problème avec le circuit « Valeur absolue » de Ic (vois post de Raffou du 1er mars 18h04).
Avec les valeurs des résistances proposées, le gain est bien de 10 pour un transistor NPN.
Par contre, avec un PNP, dans la même configuration, ce n’est plus le cas. Le gain est de 3.6 (valeur mesurée sur le graphique) :mrgreen:
J’ai tenté de modifier les valeurs des résistances sans résultat. Qui aurait une idée?

Pb gain NPN.jpg

Pb gain PNP.jpg

Pour ma part, j’ai entrepris la réalisation du troisième prototype en mini-wrapping, pour l’instant ne sont câblés que les compteurs et le générateur d’horloge. Les OU exclusifs ainsi que les DAC (en grisé) seront câblés dans une deuxième étape, le plus urgent étant de vérifier si le comptage fonctionne bien comme escompté.

Traceur5a.PNG
Il a fallu faire deux modifications par rapport au précédent schéma :* Remplacer le quartz de 2,4576 MHz par un de 6,000 MHz pour obtenir un meilleur confort visuel sur l’oscilloscope, la fréquence de balayage n’était pas suffisante pour observer les sorties du dernier compteur sans papillotement gênant de la trace.

  • Un fonctionnement impeccable n’a pu être obtenu qu’en connectant la sortie « Carry Out » du troisième compteur sur l’entrée « A=B » du comparateur CMOS 4585 (liaison couleur fuchsia), ainsi le dernier compteur compte jusqu’à la valeur programmée incluse. Par exemple avec un positionnement des cavaliers à 10, il délivre 11 marches d’escalier, la toute première étant d’une hauteur nulle donc confondue avec l’axe des abscisses.

Ne reste plus qu’à câbler les 3 supports bleus sur lesquels seront installé les CMOS 4070, ainsi qu’à installer et câbler les supports DIL 24 des DAC dans le coin inférieur droit de la plaque d’essai. Une fois ces derniers installés, il ne restera plus de place disponible sur la plaque pour les amplificateurs de mesure, il devront être câblés sur une seconde plaque fixée en « mezzanine ».

Bonjour à tous.

Les portes OU exclusives sont maintenant câblées ainsi que les deux DAC. N’ayant qu’un seul AD7845, c’est le signal triangulaire de la rampe Vce qui va être testé en premier:

Pour obtenir un signal Vce triangulaire et essentiellement positif pour les transistors NPN, hé bien il faut une tension de référence Vref négative. Ce léger paradoxe s’explique par le fait que l’amplificateur intégré à l’AD7845 est un inverseur avec un gain négatif.
Pour réaliser rapidement ce premier test avec les moyens immédiatement disponibles, la tension de référence Vref sera de -5 volts et les tensions de ± 15 volts prévues pour alimenter les DAC’s seront remplacées par du ± 12 volts.
Avec une amplification configurée en absolu à 2 (choix de la résistance Rc pour le gain), le signal Vout en sortie du DAC devrait avoir une amplitude maximale de 10 volts, soit 12 - 10 = 2 volts de marge. Cette marge est suffisante pour que l’amplificateur interne ne déforme pas le signal triangulaire par écrêtage si jamais il était d’un type autre que « rail to rail »:

Traceur5c.GIF
Et maintenant le signal triangulaire observé à l’oscilloscope, essentiellement positif, avec l’amplitude escomptée de 10 volts (5 carreaux du réticule):

Bon maintenant, reste plus qu’à déplacer l’AD7845 sur l’autre support pour vérifier les marches d’escalier du signal Ib…

Bonjour à tous,
Bravo Gérard,

Est-ce à cause de l’échantillonnage sur 12 bits qu’il faut une fréquence d’horloge aussi élevée?

Pour ma part, avec le DAC que m’a donné Sylvanus, je suis à 10 bits.
Quand au DAC des marches d’escalier, je vais me contenter d’un réseau R 2R, probablement sur 3 bits de manière à n’avoir besoin que d’un 4053.

Avez-vous une réponse pour le problème de gain que j’ai évoqué hier avec l’ampli valeur absolue du courant collecteur?

je suis en train de me faire un atelier dans un petit coin de mon garage. J’espère pouvoir commencer à câbler après les vacances de Pâques.

A défaut de fond de tiroir, j’ai tenté de faire avec mon stock de composants. Ce qui motive l’emploi d’un quartz et du CD4060 pour générer l’horloge, quartz dont la fondamentale ne peut guère excéder 6 MHz pour être compatible avec la logique CMOS standard.
Hormis la sortie Q0 au rapport cyclique incertain, la première sortie disponible du 4060 avec un rapport de 50% est malheureusement la sortie Q4 avec une fréquence de quartz divisée par 2?, (6 × 10? ÷ 2? = 375 kHz).
Les compteurs générant les rampes Vce triangulaires divisent ensuite par 2¹², (375 × 10³ ÷ 2¹² = 91,552734375 Hz ? 91,6 Hz), et avec une décade de marches pour Ib, en excluant la marche nulle, on obtient une fréquence de rafraichissement des courbes de (375 × 10³ ÷ 2¹² ÷ 11 ? 8,3 Hz).
Cette fréquence de rafraichissement voisine de 8 Hz est effectivement trop basse et génère bien plus que des papillotements sur l’écran d’un oscilloscope. Cette proposition est une quasi impasse, mais bon à l’origine, l’objectif directeur était de valider le fonctionnement du comptage synchrone de bout en bout avec des 40163.

La question que je me pose est celle-ci : est qu’un signal triangulaire de 256 pas pour Vce ne serait pas suffisant ? Ce qui permettrait de remplacer 3 compteurs 40163 par un seul boitier 4520. Et en s’imposant un nombre fixe de 9 marches d’escalier (marche de hauteur nulle non incluse), le dernier 40163 serait alors remplaçable par un des compteurs décimaux du boitier 4518 .
Ces boitiers hébergent une paire de compteurs synchrones, soit binaires pour le 4520, soit décimaux pour le 4518, et leur utilisation permettraient une sérieuse économie sur le nombre de boitiers nécessaire :
Soit + 1 × 4520 et + 1 × 4518.
Mais en contrepartie -4 × 40163, -1 × 4070 et -1 × 4585.
Donc une économie de 4 boitiers! Et en conservant le 4060 et son quartz, la fréquence de rafraichissement serait alors de (6 × 10? ÷ 2? ÷ 2? ÷ 10 ? 146,5 Hz). Avec un quartz plus courant de 4,096 MHz on obtiendrait une fréquence de rafraichissement de (4,096 × 10? ÷ 2? ÷ 2? ÷ 10 = 100 Hz).
Toujours dans un souci de simplification, un DAC0808 (vus à 1€76 la paire ou 3€52 les 5, FdP inclus, sur eBay) même sous employé éviterait le 4053 et la presque dizaine de résistances associées.

Non, je dois avouer que je ne m’y suis pas encore intéressé. D’une part par ce que le nini-wrapping et les vérifications de mon dernier prototype m’ont accaparé et aussi marginalement par ce que je pense que leur remplacement par des amplificateurs de gain ±1, ceux proposés par le sieur Sylvanus, serait très certainement un bonne solution pour économiser encore quelques composants. La seule complication opposable pour que cet amplificateur soit indifférent à la polarité du signal mesuré, est que le signe de son gain soit asservi à la position de l’inverseur NPN/PNP.