Traceur courbes transistors fonds de tiroirs (de luxe)

Bonjour.

Quelques soucis avec l’inversion comptage/comptage à rebours.
Déjà le schéma du mode « ripple clocking » est faux, si on le câble comme préconisé, hé bien le dernier compteur reçoit une salve de 16 coups d’horloge au lieu d’un seul.
Ce schéma ne fonctionne que si l’on conserve les liaisons Cout/ Cin/ du mode « parallel clocking » ou que si l’on ramène le Cout/ du premier compteur sur la porte OR qui pilote le dernier compteur, ce qui nécessite le remplacement du OR à deux entrées d’un CD4071 par un OR à 3 entrées d’un CD4075.

RippleClocking.New.PNG

Bonjour à tous,

J’ai pu récupérer l’ensemble des composants pour câbler un prototype à l’exception du DAC que doit me donner notre ami Sylvanus.
J’en reviens à l’analyseur logique dont je vais avoir nécessairement besoin pour la suite du projet.
J’ai trouvé un clone du Saleae http://www.ebay.com/itm/new-USB-Logic-100MHz-16Ch-Logic-Analyzer-for-ARM-FPGA-with-cable-/152209096048?hash=item23705e7d70:g:bOkAAOSwdzVXtEU~à 40 euros au lieu de 250€ pour le modèle original (oui, je sais c’est pas bien :mrgreen: )
@Gérard
Alors, ça avance ces essais ?

Bonjour à tous,

Un peu de news de la simulation.
Mon problème était de gérer un DAC 10 bits avec une cascade de 3 compteurs 4 bits (soit 12 bits) et les 2 bits en trop du comptage me généraient des troubles de fonctionnement (peut-être aussi liés au modèles de simulation des compteurs, mais je n’en suis plus aussi sûr).
Après bien des essais, j’ai enfin réussi à avoir une belle rampe variant de 0 à VCC aussi bien en positif qu’en négatif en ajoutant 2 bascules CD4013) à la suite de 2 compteurs CD4516, représentant 10 bits au total.
Il ne me restera plus à présent qu’à inverser le sens de la rampe…

compteurr synchrone10 bits.jpg

Bonjour.

Ben apparemment, inverser le sens de comptage quand on arrive aux extrêmes (0 ou 15) est beaucoup moins évident qu’il pourrait paraître, même en respectant les préconisations des datasheets.
J’y suis arrivé mais la solution ne me plait pas, pas plus qu’elle ne plaira au sieur sylvanus car elle fait appel à une cellule RC retardatrice.

  • Compteurs câblés en mode « parallel counting ».
  • Câblage d’un CD4514 sur le dernier compteur pour décoder les positions 0 et 15.
  • Flip flop actionné par la sortie 15 du décodeur sur son « Set » et par la sortie 0 sur son « Clear ».
  • Entrée D la deuxième bascule du CD4013 connectée sur la sortie Q du flip flop.
  • Sortie Q barre de cette deuxième bascule connectée sur les entrées Up/Down des compteurs.
  • Cellule RC (10 k? / 330 pF soit 1/2 pas d’horloge) insérée entre sortie Cout barre du dernier compteur et entrée d’un inverseur du CD40106, sortie de cet inverseur connectée sur l’entrée « clock » de la deuxième bascule du CD4013.
  • Accessoirement, entrée "clock et « D » du flip flop à la masse. Entrée « set » de la deuxième bascule à la masse, son « clear » est relié au reset général.

Schéma et commentaires à venir…

En fait, la simulation a soulevé un drôle de lièvre effectivement beaucoup moins simple à résoudre qu’il n’y paraissait au 1er abord…
Bonne continuation et persévérance.

Pour les curieux uniquement, mes calculs pour le comptage UP / Down si je ne me suis pas trompé :mrgreen: .
Plus qu’à câbler ça sur le simulateur…
But now, it’s tea time 8)

Edité à 21h30

Autre méthode de calcul du circuit (qui arrive au même résultat que ci-dessus


Simulation de la feuille de calcul ci-dessus.
C’est une véritable usine à gaz :laughing: :laughing:

Bonjour.

Les compteurs du type CD40193 / 74HC193 ayant des entrées comptage et décomptage séparées, l’inversion de sens de la rampe semble plus facilement maitrisable qu’avec les CD4516 utilisés précédemment. Voici donc le schéma de cette nouvelle proposition précédant le câblage d’un nouveau prototype en mini-wrapping.

Traceur2.png
Le schéma :* Bloc en bas à gauche : le circuit de reset.

  • Bloc du haut à gauche : Le générateur des horloges :[list][*]Le CD4060 dont on n’utilise que l’oscillateur.
  • Le 74HC175 dont les deux premiers flip-flop sont câblés en compteur en anneau pour générer des horloges en quadrature (?1 et ?2 et leurs compléments ?1 barre et ?2 barre).
    [/:m][]Bloc du haut à droite : Les 3 compteurs synchrones 74HC193 en cascade, leurs sorties piloteront les 12 bits du convertisseur AD7845 (ou autre).[/:m][]Bloc du bas à droite : La logique d’inversion comptage / comptage à rebours.[/*:m][/list:u]
    Chronogramme, (dessiné pour un seul compteur 74HC193) :

Trace.PNG
La logique d’inversion :* Les latches du 74HC175 mémorisent les signaux « Carry Out » (le report) et « Borrow Out » '(la retenue) issus du dernier compteur, en fait il n’y en a qu’un seul boitier 74HC193 dans le cas ce diagramme.

  • Les AND du 74HC08 à la suite assurent que le signal du report et de la retenue sur leurs sorties 6 et 8 ne seront présent que sur une seule période de l’horloge ?2.
  • Le flip-flop up/down s’inverse sur le front montant de ?2 au beau milieu du signal du report ou de celui de la retenue.
  • Les portes OR du 74HC32 à la suite du flip-flop reçoivent toutes les deux l’horloge ?1 :[list][*]L’une aiguille l’horloge ?1 vers le signal « Count Up » alors que l’autre impose un niveau haut sur le signal « Count Down » en mode comptage.
  • Et l’opération inverse pour le mode comptage à rebours, ?1 sur « Count Down » et niveau haut sur « Count Up ».
    [/:m][]Les portes AND du 74HC08 à la suite des portes OR permettent d’imposer un niveau logique zéro sur l’entrée inactive du compteur à un instant crucial. Ce niveau zéro imposé au moment où se produit le dernier front montant sur l’entrée active (bulle rouge) est censé inhiber l’avance/recul du compteur à l’intérieur du boitier. Ce front aurait dû normalement faire déborder le compteur, mais étant donné que ce dispositif a neutralisé son action, le premier (ici le 0) et le dernier (ici le 15) palier de la rampe auront alors une largeur double (deux périodes d’horloge) et encadreront de fait chaque inversion du sens de comptage.[/*:m][/list:u]
    Reste plus maintenant qu’à finir de mini-wrapper le prototype et puis à en vérifier le fonctionnement en espérant que cette nouvelle tentative sera couronnée de succès cette fois-ci.

Bonjour Gérard,
Jolie l’étude mais on ne s’oriente pas vers la simplicité.
Je ne comprends pas grand chose à cette histoire d’horloges en quadrature.
J’attends le fonctionnement en réel avec impatience.
Je ne pourrai pas simuler ce circuit, je n’ai pas les modèles des 74193 et 74175.

Bonsoir JP,

Les horloges sont assumées en quadrature quand les transitions de l’une (front montant, front descendant) se produisent au beau milieu des paliers de l’autre (niveau bas, niveau haut) et réciproquement. Pareillement à des signaux sinusoïdaux dont l’un est en retard ou en avance de phase de 90° quand les nuls de l’un correspondent aux maxima (en valeur absolue) de l’autre et vis versa.

Le 74175 a l’avantage (ou l’inconvénient) de disposer d’une horloge et d’un reset commun à tous ses latches, pour la simulation ils pourront être remplacés par ceux d’un 7474. Pas de substitut possible pour le 74193 à moins qu’un modèle spice existe pour le CMOS 40193.

Bonjour Gérard,
Malheureusement, pas de modèles pour les 40193 non plus. C’est OK pour les 7474
Je continue de chercher.

Bonjour JP,
Bonjour aussi à tous ceux qui suivent ce fil de discussion.

Dans la frénésie à vouloir à tout prix inverser à la volée le sens de comptage d’une cascade de 2 ou 3 boitiers compteurs, on a failli passer à coté des choses simples…

Soit un compteur normal, tout à fait normal, comme un compteur asynchrone, sur 3 bits pour simplifier.
Il compte de 0 à 7 et une fois arrivé à 7, il déborde au coup d’horloge suivant et repart de zéro : 0, 1, 2, 3, 4, 5, 6, 7, 0, 1, 2, 3, 4, 5, 6, 7, 0

Maintenant la même série de décimaux exprimée en binaire :
000, 001, 010, 011, 100, 101, 110, 111, 000, 001, 010, 011, 100, 101, 110, 111, 000

Toujours la même série binaire comme référence avec une copie dont on a inversé tous les bits (en bleu) :
000, 001, 010, 011, 100, 101, 110, 111, 000, 001, 010, 011, 100, 101, 110, 111, 000
111, 110, 101, 100, 011, 010, 001, 000, 111, 110, 101, 100, 011, 010, 001, 000, 111

A nouveau cette dernière série aux bits inversés accompagnée de sa traduction en chiffres décimaux :
111, 110, 101, 100, 011, 010, 001, 000, 111, 110, 101, 100, 011, 010, 001, 000, 111
7 , 6 , 5 , 4 , 3 , 2 , 1 , 0 , 7 , 6 , 5 , 4 , 3 , 2 , 1 , 0 , 7

De toute évidence pour transformer un comptage normal en comptage à rebours, hé bien c’est ballot, il suffit tout simplement d’inverser tous les bits du compteur.
Et dans notre cas pour générer des signaux triangulaires avec le DAC, il faudra soit inverser les bits soit les utiliser tels quels en fonction de la parité du débordement.
000, 001, 010, 011, 100, 101, 110, 111, 000, 001, 010, 011, 100, 101, 110, 111, 000, 001, 010, 011…
000, 001, 010, 011, 100, 101, 110, 111, 111, 110, 101, 100, 011, 010, 001, 000, 000, 001, 010, 011…
0 , 1 , 2 , 3 , 4 , 5 , 6 , 7 , 7 , 6 , 5 , 4 , 3 , 2 , 1 , 0 , 0 , 1 , 2 , 3 …

Et le schéma correspondant pour les 12 bits du convertisseur AD7845 :

Traceur4.New.png
Détails, en fait c’est une adaptation du principe énoncé ici :* Les deux compteurs CMOS 4024 constituent un compteur asynchrone d’une largeur totale de 14 bits, bits Q[0…13].
Ce compteur ne s’incrémente que sur les fronts descendants de l’horloge unique.

  • La batterie de portes XOR permet d’inverser simultanément les bits Q[0…11] du compteur. L’inversion est assujettie à l’état du bit Q12 de ce même compteur.
  • Les deux sextuples latches des CMOS 40174 stockent les bits X[0…11] issus des portes XOR sur les fronts ascendants de l’horloge unique, garantissant ainsi un flux de bits exempt de « glitches » sur les entrées du DAC.

Ça me semble beaucoup plus simple à simuler.
Je m’en occupe rapidement.

@JP

Etant donné que le DAC7533 n’a qu’une largeur de 10 bits, les deux compteurs 4024 en cascade du schéma peuvent être remplacé par un seul compteur 4040 (largeur 12 bits). Les bits Q1 à Q10 alimenteront le DAC et l’inversion sera assujettie au bit Q11 de ce compteur.
A défaut de model spice pour le 40174, les remplacer par une quinte de boitiers 4013.

Et bien, ça a l’air de fonctionner.
J’ai pris les entrées du DAC directement à la sortie des portes XOR.
Le bit 11 (Q11) du CD4040 a été inversé par rapport au schéma de Gérard pour débuter par une rampe ascendante.

double rampe CD4040.jpg

Nouvel essai sur le même principe avec 3 compteurs synchrones CD4516.
Je ne pense pas que les flip-flop CD40174 soient nécessaires, ce qui allège d’autant le schéma.
Plus qu’à associer les steps Ib.
On verra ça demain :wink:

double rampe CD4516.jpg

@JP

Oui, avec des compteurs synchrones les 40174 ne sont plus nécessaires. L’horloge étant commune à tous les boitiers, les sorties de compteur qui doivent changer d’état sont sensées le faire simultanément.
Ce qui n’est pas le cas des compteurs asynchrones où les sorties commutent les unes à la suite des autres, du poids le plus faible vers le plus fort . Les 40174 (ou autre modèle) permettaient de corriger ce défaut de synchronisme en les alignant sur le front d’horloge suivant.

Bonjour à tous,

Un peu de news en images.
Pour les steps dus courants de base, j’ai galéré avec un compteur CD40163 et un comparateur 4 bit type 74hc85.
J’ai remplacé le compteur par un CD4516 sans le prépositionnement câblé, donc 15 steps affichés.
Il faut que je vois comment faire, malgré l’étude de la datasheet pas très explicite à ce sujet ou à partir du peu d’exemples trouvés sur le net, tous les essais que j’ai tentés se sont soldés par un échec.
Pour le reste, ça fonctionne impec! :wink:
Quelques images
2n2222.jpg
différents signaux.jpg

Et le schéma :

double rampe CD4516.jpg

Bonjour à tous,

je continue à suivre :smiley:
Jean-Paul, il me semble qu’il y a un problème sur ton dernier schéma entre la sortie de U32 et les bases de Q6 et Q7 :frowning:
Sinon c’est un beau travail collégial comme on dit :slight_smile:

Patrick

Bien vu Patrick. :mrgreen:
Je corrige ça tout de suite (en fait, l’erreur est due à l’auto accrochage des liaisons avec Lspice, c’est pratique mais si on ne fait pas attention, ça fait des erreurs.
L’ampli OP a fourni les quelques mA de courant de base durant mes essais et je ne m’en suis pas aperçu.
Merci de ta remarque.

Bonjour à tous
Ce matin, essais de présélection du compteur de steps I_base.
Petit problème : ça fonctionne suivant la présélection du comparateur mais quand on atteint la dernière position, le step base va au maximum.
En fait, sur l’impulsion de présélection, tous les bits passent à zéro et le DAC passe sur sa valeur max. :mrgreen:

Quelqu’un aurait une petite idée pour éviter ça (j’ai eu beau de regarder les datasheet, je suis perplexe !)

prépositionnement.jpg